Op 2025/07/24 24,780

Gated SR Latches begrijpen: waarheidstabel, circuits en werkingsprincipe

Een gated SR -vergrendeling is een eenvoudig circuit dat een beetje gegevens opslaat.Het werkt alleen wanneer er een inschakelings- of kloksignaal is, waardoor het betrouwbaarder is dan een basis SR -vergrendeling.Dit artikel legt uit hoe het werkt, hoe het is gebouwd met Logic Gates, zijn symbool en waarheidstabel, de timing, het gebruik ervan in PLC's, hoe het verschilt van een eenvoudige SR -vergrendeling, waar het wordt gebruikt, en zijn voor- en nadelen.

Catalogus

Figuur 1. Gated SR LATCH

Wat is een gated SR -vergrendeling?

Een gated SR -vergrendeling, ook wel een geklokt of synchrone SR -vergrendeling genoemd, is een verbeterde versie van de Basic SR -vergrendeling met een inschakeldignaal (of klok/controle -ingang).De uitgang verandert alleen wanneer dit inschakelingssignaal actief is, waardoor updates op een gecontroleerde en getimede manier kunnen plaatsvinden.

Dit ontwerp voorkomt het onvoorspelbare gedrag dat vaak wordt gezien in eenvoudige SR -vergrendelingen, die onmiddellijk reageren op invoerwijzigingen zonder timingcontrole.Door het inschakelingssignaal als een poort te gebruiken, synchroniseert de Latch zowel gegevensopslag als ophalen.

Gated SR Latch Circuits

Gated SR Latch met behulp van nor en en poorten

Figuur 2. Gated SR -vergrendeling met behulp van nor en en poorten

Dit ontwerp slaat een beetje gegevens op met behulp van een combinatie van en en noch poorten.Het circuit bevat drie ingangen: set (s), reset (r) en klok (CLK).Het produceert twee complementaire uitgangen, Q en Q̅, die de opgeslagen waarde en de inverse vertegenwoordigen.

De en poorten fungeren als filters.Ze laten de set en resetten ingangen alleen de NOR-gebaseerde geheugenkern bereiken wanneer CLK hoog is (logica 1).Wanneer CLK laag is, blokkeren de en poorten eventuele wijzigingen en houdt de vergrendeling zijn vorige status vast.

De gekoppelde NOR-poorten vormen een feedbacklus, het kerngeheugenelement.Deze lus zorgt ervoor dat het circuit zijn huidige status "herinnert" totdat een nieuwe geldige invoer deze overschrijft.

Werking van nor-and-latch:

• Stel de voorwaarde in: S = 1, r = 0, clk = 1 → Q wordt gedwongen naar 1 (Latch slaat een high op).

• Reset Condition: r = 1, s = 0, clk = 1 → q wordt gedwongen tot 0 (latch slaat een laag op).

• Houd staat vast: S = 0, r = 0, clk = 1 → Q behoudt de vorige waarde (geen wijziging).

• Ongeldige toestand: S = 1, r = 1 → Q komt een niet -gedefinieerde toestand in (moet worden vermeden).

Gated SR Latch met behulp van NAND Gates

Figuur 3. Gated SR -vergrendeling met behulp van NAND -poorten

Een op NAND gebaseerde Gated SR-ratch werkt volgens hetzelfde principe maar vervangt noch logica door NAND-logica.Het heeft nog steeds S-, R- en CLK -ingangen en produceert complementaire uitgangen Q en Q̅.

De NAND -poorten zorgen ervoor dat set en reset de status alleen kunnen wijzigen wanneer CLK actief is (hoog).De gekoppelde NAND-poorten vergrendelen de uitvoer vervolgens in de laatste status, vergelijkbaar met de NOR-versie.

Werking van NAND-gebaseerde Latch:

• Stel voorwaarde in: S = 1, r = 0, clk = 1 → q = 1.

• Reset Condition: R = 1, S = 0, Clk = 1 → Q = 0.

• Houd de staat vast: S = 0, r = 0, clk = 1 → Q behoudt zijn huidige status.

• Ongeldige toestand: S = 1, r = 1 → Q wordt niet gedefinieerd.

Symbool van een gated SR -vergrendeling

Figuur 4. Symbool van een gated SR -vergrendeling

Het symbool voor een gated SR -vergrendeling toont drie ingangen: set (s), reset (r) en inschakelen (e) en twee uitgangen, q en q̅.Het gedrag is eenvoudig.Wanneer E hoog is, reageert de vergrendeling op S- en R -ingangen.Wanneer E laag is, negeert de vergrendeling inputveranderingen en houdt de huidige uitgang.

Gated SR Latch Truth Table

Inschakelen (e)	Set (s)	Reset (R)	Volgende Q	Beschrijving
0	X	X	Q	Vergrendeling uitgeschakeld
1	0	0	Q	Staat
1	1	0	1	Instellen
1	0	1	0	Reset State
1	1	1	-	Niet gedefinieerde staat

Wanneer E = 0, doet de vergrendeling niets.Q heeft eenvoudig de waarde die het eerder had.

Timingdiagram van een gated SR -vergrendeling

Figuur 5. Timingdiagram van een gated SR -vergrendeling

Een timingdiagram illustreert hoe een vergrendeling of flip-flop reageert op zijn invoersignalen (in dit geval, S, R en CLK) in de loop van de tijd.Voor een gated SR -vergrendeling regelt het kloksignaal (CLK) wanneer de uitgangen Q en Qˉ mogen veranderen.

1. Op T1:

De kloksignaal clk = 1 en de ingestelde ingang S = 0. Met r = 1 (actief reset), de vergrendeling wordt gereset en q = 0 terwijl qˉ = 1.

2. op t2:

S schakelt over naar 1 terwijl CLK nog steeds 1 is. Dit activeert de ingestelde toestand, waardoor Q overschakelt naar 1 en Qˉ naar 0.

3. Op T3:

De klok daalt tot 0. Op dit punt is de vergrendeling "bevroren", wat betekent dat Q en Qˉ hun huidige waarden vasthouden, ongeacht wijzigingen in S of R. De gated latch -updates worden alleen uitgevoerd wanneer CLK = 1.

4. Op T4:

CLK stijgt terug naar 1, en de uitgangen Q en Qˉ reageren opnieuw op de huidige toestanden van S en R. Bijvoorbeeld, als r = 1 en s = 0, q wordt gereset naar 0.

Gated SR Latch in Ladder Logic

Figuur 6. Gated SR Latch in Ladder Logic

In programmeerbare logische controllers (PLC's) zijn vergrendelingscircuits belangrijk voor geheugenfuncties.Een gated SR -vergrendeling kan worden geïmplementeerd met behulp van ladderlogische diagrammen, zoals hierboven weergegeven.

In dit circuit:

• CR1 fungeert als de ingestelde relais (s).

Wanneer beide inschakelen (E) en S actief zijn (logisch hoog), wordt CR1 bekrachtigd, waardoor de uitgang Q op hoog wordt ingesteld (1).

• CR2 fungeert als de Reset Relay (R).

Wanneer zowel E als R actief zijn, stimuleert CR2, die Q tot laag reset (0).

• Schakel (e) in als een poortsignaal en zorgt ervoor dat de vergrendeling alleen op S of R reageert wanneer E hoog is.

Wanneer E laag is, treedt er geen toestandsverandering op en behoudt Q zijn vorige status (het "vergrendelt").

Verschil tussen gated SR -vergrendeling en basis SR -vergrendeling

Aspect	Basic SR Klikken	Gated SR Klikken
Regelsignaal	Geen invoer inschakelen;Direct gecontroleerd door S en R.	Bevat een inschakelen (e) invoer om de bediening te besturen.
Antwoord	Uitvoer verandert onmiddellijk met S of R -ingang.	Uitgang verandert alleen wanneer inschakelen (e) actief is.
Synchronisatie	Werkt asynchroon.	Werkt synchroon met inschakelingssignaal.
Timingcontrole	Geen specifieke timingcontrole.	Timing wordt gereguleerd door inschakelen of kloksignalen.
Glitch -preventie	Vatbaar voor ongewenste wijzigingen in de staat.	Vermindert glitches door te vereisen dat hoog kan zijn.
Ontwerpcomplexiteit	Eenvoudige structuur met rechtvaardige noch of NAND -poorten.	Iets complexer vanwege extra controle -input.
Uitvoerstabiliteit	Uitgang kan onverwacht veranderen wanneer de ingangen variëren.	Uitgang blijft stabiel wanneer inschakelen laag is.
Geschiktheid voor flip-flops	Niet ideaal voor geklokt flip-flop-ontwerp.	Gebruikt als basis voor het maken van geklokte flip-flops.
Toepassingen	Kleine logische circuits en eenvoudige geheugenopslag.	Sequentiële logica, geheugeneenheden en geklokte systemen.
Stroomverbruik	Iets lager door minder poorten.	Iets hoger vanwege de aanvullende controlelogica.

Gated SR Latch Voordelen en beperkingen

Voordelen

• Gecontroleerde en voorspelbare toestandsveranderingen, waardoor het betrouwbaar is voor binaire opslag.

• Eenvoudig ontwerp dat slechts enkele basislogische poorten vereist.

• Integreert eenvoudig met synchrone circuits als bouwsteen.

• Lage hardwarekosten vanwege minimale poortvereisten.

• Snelle responstijd omdat uitgangen snel veranderen met ingangen (beperkt door poortvertraging).

• Dient als basis voor het bouwen van flip-flops, registers en geheugensystemen.

• Eenvoudig te begrijpen conceptueel, waardoor het ideaal is om te leren over sequentiële circuits.

Beperkingen

• Niet -gedefinieerd of ongeldig gedrag wanneer zowel S- als R -ingangen hoog zijn.

• Gevoelig voor input glitches of ruis als gevolg van niveau-geactiveerde aard.

• Vereist extra logica in complexe ontwerpen om ongeldige invoercondities te voorkomen.

• Minder betrouwbaar voor precieze timing in hogesnelheidssystemen in vergelijking met rand-geactiveerde flip-flops.

• Beperkte functionaliteit op zichzelf, kan niet meer dan een beetje opslaan zonder extra componenten.

• Risico op raceomstandigheden als input tegelijkertijd of zeer dicht bij elkaar veranderen.

Conclusie

Een gated SR -vergrendeling is een belangrijk onderdeel van digitale circuits omdat het gegevens op een veilige en gecontroleerde manier opslaat.Het is handig om glitches te vermijden, bijpassende signalen met kloktiming en het bouwen van meer complexe circuits zoals flip-flops en geheugeneenheden.Het ontwerp is eenvoudig en werkt goed voor taken zoals het bewaren van gegevens, reinigingssignalen en het actief houden van controlesignalen.Het kan echter problemen hebben als zowel ingestelde als reset -ingangen tegelijkertijd actief zijn en het kan gevoelig zijn voor ruis.Het slaat ook slechts één beetje gegevens op, dus het heeft extra onderdelen nodig voor grotere of snellere systemen.